Network Working Group I. Widjaja
Request For Comments: 2682 Fujitsu Network Communications
Category: Informational A. Elwalid
Bell Labs, Lucent Technologies
September 1999
Performance Issues in VC-Merge Capable ATM LSRs
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Abstract
抽象
VC merging allows many routes to be mapped to the same VC label, thereby providing a scalable mapping method that can support thousands of edge routers. VC merging requires reassembly buffers so that cells belonging to different packets intended for the same destination do not interleave with each other. This document investigates the impact of VC merging on the additional buffer required for the reassembly buffers and other buffers. The main result indicates that VC merging incurs a minimal overhead compared to non-VC merging in terms of additional buffering. Moreover, the overhead decreases as utilization increases, or as the traffic becomes more bursty.
VCマージは、それによってエッジルータの数千をサポートすることができるスケーラブルなマッピング方法を提供し、多くのルートが同じVCラベルにマッピングされることを可能にします。同じ目的地のために意図異なるパケットに属するセルが互いにインタリーブしないようにVCのマージはリアセンブリ・バッファが必要です。この文書では、リアセンブリ・バッファおよび他のバッファに必要な追加のバッファ上のVCマージの影響を調査します。主な結果は、VCマージングが非VCは、追加のバッファリングの点で合流に比べて最小限のオーバーヘッドを招くことを示しています。また、オーバーヘッドは、利用が増加するにつれて減少する、またはトラフィックは、よりバースト的となるように。
Recently some radical proposals to overhaul the legacy router architectures have been presented by several organizations, notably the Ipsilon's IP switching [1], Cisco's Tag switching [2], Toshiba's CSR [3], IBM's ARIS [4], and IETF's MPLS [5]. Although the details of their implementations vary, there is one fundamental concept that is shared by all these proposals: map the route information to short fixed-length labels so that next-hop routers can be determined by direct indexing.
最近、従来のルータ・アーキテクチャをオーバーホールするためにいくつかのラジカルの提案は、いくつかの団体が提示したものであり、特にIpsilonのIPスイッチング[1]、スイッチングシスコのTag [2]、東芝のCSR [3]、IBMのARIS [4]、およびIETFのMPLS [5 ]。ネクストホップルータが直接インデックス付けすることによって決定することができるように、短い固定長のラベルに経路情報をマッピング：その実装の詳細は異なるが、すべてのこれらの提案によって共有される1つの基本的な概念があります。
Although any layer 2 switching mechanism can in principle be applied, the use of ATM switches in the backbone network is believed to be a very attractive solution since ATM hardware switches have been extensively studied and are widely available in many different architectures. In this document, we will assume that layer 2 switching uses ATM technology. In this case, each IP packet may be segmented to multiple 53-byte cells before being switched. Traditionally, AAL 5 has been used as the encapsulation method in data communications since it is simple, efficient, and has a powerful error detection mechanism. For the ATM switch to forward incoming cells to the correct outputs, the IP route information needs to be mapped to ATM labels which are kept in the VPI or/and VCI fields. The relevant route information that is stored semi-permanently in the IP routing table contains the tuple (destination, next-hop router). The route information changes when the network state changes and this typically occurs slowly, except during transient cases. The word "destination" typically refers to the destination network (or CIDR prefix), but can be readily generalized to (destination network, QoS), (destination host, QoS), or many other granularities. In this document, the destination can mean any of the above or other possible granularities.
任意のレイヤ2スイッチ機構は、原則的に適用することが可能であるが、ATMのハードウェアスイッチが広範囲に研究し、多くの異なるアーキテクチャで広く利用されてきたことから、バックボーンネットワークにおけるATMスイッチの使用は非常に魅力的なソリューションであると考えられています。この文書では、我々はそのレイヤ2スイッチングがATM技術を使用していますと仮定します。この場合、各IPパケットが切り替えられる前に、複数の53バイトのセルに分割することができます。伝統的には、AAL 5は、それは効率的で、単純で、かつ強力な誤り検出機構を有しているため、データ通信中のカプセル化方法として使用されています。 ATMスイッチは、正しい出力に入ってくる細胞を転送するために、IPの経路情報は、VPI及び/又はVCIフィールドに保持されているATMラベルにマッピングされる必要があります。 IPルーティングテーブルに半永久的に格納され、関連する経路情報をタプル（宛先、ネクストホップルータ）を含みます。ルート情報は、ときに、ネットワーク状態の変化を変更し、これは一般的に、過渡例中を除いて、ゆっくりと起こります。単語「宛先」は、典型的には、宛先ネットワーク（又はCIDRプレフィックス）を意味するが、容易に（宛先ネットワーク、QoS）の、（宛先ホスト、QoS）の、または他の多くの粒度に一般化することができます。この文書では、宛先は、上記または他の可能な粒度のいずれかを意味することができます。
Several methods of mapping the route information to ATM labels exist. In the simplest form, each source-destination pair is mapped to a unique VC value at a switch. This method, called the non-VC merging case, allows the receiver to easily reassemble cells into respective packets since the VC values can be used to distinguish the senders. However, if there are n sources and destinations, each switch is potentially required to manage O(n^2) VC labels for full-meshed connectivity. For example, if there are 1,000 sources/destinations, then the size of the VC routing table is on the order of 1,000,000 entries. Clearly, this method is not scalable to large networks. In the second method called VP merging, the VP labels of cells that are intended for the same destination would be translated to the same outgoing VP value, thereby reducing VP consumption downstream. For each VP, the VC value is used to identify the sender so that the receiver can reconstruct packets even though cells from different packets are allowed to interleave. Each switch is now required to manage O(n) VP labels - a considerable saving from O(n^2). Although the number of label entries is considerably reduced, VP merging is limited to only 4,096 entries at the network-to-network interface. Moreover, VP merging requires coordination of the VC values for a given VP, which introduces more complexity. A third method, called VC merging, maps incoming VC labels for the same destination to the same outgoing VC label. This method is scalable and does not have the space constraint problem as in VP merging. With VC merging, cells for the same destination is indistinguishable at the output of a switch. Therefore, cells belonging to different packets for the same destination cannot interleave with each other, or else the receiver will not be able to reassemble the packets. With VC merging, the boundary between two adjacent packets are identified by the "End-of-Packet" (EOP) marker used by AAL 5.
ATMラベルに経路情報をマッピングするいくつかの方法が存在します。最も単純な形態では、各送信元 - 宛先ペアはスイッチに一意のVC値にマッピングされます。場合マージ非VCと呼ばれるこの方法は、VC値は送信者を区別するために使用することができるので、受信機が容易に各パケットに細胞を再構成することを可能にします。しかし、n個のソースおよび宛先が存在する場合、各スイッチは、潜在的にはO（n ^ 2）を管理するために必要なフルメッシュ接続性のためのVCラベル。千元/宛先が存在する場合、例えば、次にVCルーティングテーブルのサイズは、1,000,000エントリのオーダーです。明らかに、この方法は、大規模なネットワークにスケーラブルではありません。マージVPと呼ばれる第2の方法では、同じ宛先のために意図されているセルのVPラベルは、それによって下流VP消費を低減する、同じ発信VP値に変換されることになります。各VPのために、VC値は、受信機が異なるパケットからの細胞をインターリーブさせてもパケットを再構成することができるように、送信者を識別するために使用されます。かなりのOから省（N ^ 2） - 各スイッチは今O（n）のVPラベルを管理する必要があります。ラベルエントリの数が大幅に減少するが、VPマージは、ネットワーク間の界面でのみ4096エントリに制限されています。また、VPマージは、より多くの複雑さを導入所与VP用VC値の調整を必要とします。 VCマージと呼ばれる第3の方法は、同じ発信VCラベルに同じ宛先の着信VCラベルをマッピングします。この方法はスケーラブルであり、VPマージのようにスペースの制約の問題はありません。 VCをマージして、同じ宛先のための細胞は、スイッチの出力に区別できません。したがって、同じ宛先の異なるパケットに属するセルは、互いにインタリーブすることができない、あるいは受信機がパケットを再構成することができません。 VCマージして、二つの隣接するパケット間の境界は、AAL 5で使用される「エンド・オブ・パケット」（EOP）マーカーによって同定されます。
It is worthy to mention that cell interleaving may be allowed if we use the AAL 3/4 Message Identifier (MID) field to identify the sender uniquely. However, this method has some serious drawbacks as: 1) the MID size may not be sufficient to identify all senders, 2) the encapsulation method is not efficient, 3) the CRC capability is not as powerful as in AAL 5, and 4) AAL 3/4 is not as widely supported as AAL 5 in data communications.
我々が独自に送信者を識別するために、AAL 3/4メッセージ識別子（MID）フィールドを使用している場合、セルインタリーブを許可することができることを言及する価値があります。 1）MIDサイズは、すべての送信者を識別するのに十分ではないかもしれない2）カプセル化方法が効率的でない、3）CRC能力はAAL 5ほど強力ではなく、4）：しかしながら、この方法は、のようないくつかの重大な欠点を有していますAAL 3/4として広くデータ通信にAAL 5としてサポートされていません。
Before VC merging with no cell interleaving can be qualified as the most promising approach, two main issues need to be addressed. First, the feasibility of an ATM switch that is capable of merging VCs needs to be investigated. Second, there is widespread concern that the additional amount of buffering required to implement VC merging is excessive and thus making the VC-merging method impractical. Through analysis and simulation, we will dispel these concerns in this document by showing that the additional buffer requirement for VC merging is minimal for most practical purposes. Other performance related issues such as additional delay due to VC merging will also be discussed.
無細胞インターリーブとの合併VCが最も有望なアプローチとして認定することができます前に、二つの主要な問題に対処する必要があります。まず、VCをマージすることのできるATMスイッチの実現可能性を調査する必要があります。第二に、VCのマージを実装するために必要なバッファリングの添加量が過剰であると広範な懸念があるため、VC-マージ方法が実用的でありません。解析やシミュレーションを通じて、我々は、VCマージのための追加バッファ要件が最も実用的な目的のために、最小限であることを示すことによって、この文書でこれらの懸念を払拭します。このようVCマージによる追加の遅延など、他のパフォーマンス関連の問題も議論されます。
In principle, the reassembly buffers can be placed at the input or output side of a switch. If they are located at the input, then the switch fabric has to transfer all cells belonging to a given packet in an atomic manner since cells are not allowed to interleave. This requires the fabric to perform frame switching which is not flexible nor desirable when multiple QoSs need to be supported. On the other hand, if the reassembly buffers are located at the output, the switch fabric can forward each cell independently as in normal ATM switching. Placing the reassembly buffers at the output makes an output-buffered ATM switch a natural choice.
原理的には、再組み立てバッファはスイッチの入力または出力側に配置することができます。それらは入力に配置されている場合、スイッチ・ファブリックは、細胞をインターリーブする許可されていないので、原子方法で与えられたパケットに属するすべてのセルを転送しなければなりません。これは、複数のQoSがサポートされる必要があるときに柔軟でも望ましくないフレーム交換を実行するためにファブリックを必要とします。リアセンブリ・バッファが出力に配置される一方、スイッチ・ファブリックは、通常のATM交換のように独立して各セルを転送することができます。出力での再組み立てバッファを配置すると、出力バッファ型ATMは自然な選択を切り替えることができます。
We consider a generic output-buffered VC-merge capable MPLS switch with VCI translation performed at the output. Other possible architectures may also be adopted. The switch consists of a non-blocking cell switch fabric and multiple output modules (OMs), each is associated with an output port. Each arriving ATM cell is appended with two fields containing an output port number and an input port number. Based on the output port number, the switch fabric forwards each cell to the correct output port, just as in normal ATM switches. If VC merging is not implemented, then the OM consists of an output buffer. If VC merging is implemented, the OM contains a number of reassembly buffers (RBs), followed by a merging unit, and an output buffer. Each RB typically corresponds to an incoming VC value. It is important to note that each buffer is a logical buffer, and it is envisioned that there is a common pool of memory for the reassembly buffers and the output buffer.
私たちは、出力で行わVCI翻訳と一般的な出力バッファ型VC-マージできるMPLSスイッチを考えます。他の可能なアーキテクチャを採用してもよいです。スイッチが非ブロッキングセルスイッチファブリックと複数の出力モジュール（OMS）から成り、各出力ポートに関連付けられています。各到着ATMセルは出力ポート番号と入力ポート番号を含む二つのフィールドが付加されています。出力ポート番号に基づいて、スイッチファブリックに転送普通のATMスイッチのように正しい出力ポートに各セル。 VCマージが実装されていない場合は、OMは、出力バッファから構成されています。 VCマージが実装されている場合、OMは、併合ユニットに続く再アセンブリバッファ（RB）の数、および出力バッファを含んでいます。各RBは、典型的には、着信VC値に相当します。各バッファは、論理バッファであることに注意することが重要であり、リアセンブリ・バッファと出力バッファ用メモリの共通プールがあることが想定されます。
The purpose of the RB is to ensure that cells for a given packet do not interleave with other cells that are merged to the same VC. This mechanism (called store-and-forward at the packet level) can be accomplished by storing each incoming cell for a given packet at the RB until the last cell of the packet arrives. When the last cell arrives, all cells in the packet are transferred in an atomic manner to the output buffer for transmission to the next hop. It is worth pointing out that performing a cut-through mode at the RB is not recommended since it would result in wastage of bandwidth if the subsequent cells are delayed. During the transfer of a packet to the output buffer, the incoming VCI is translated to the outgoing VCI by the merging unit. To save VC translation table space, different incoming VCIs are merged to the same outgoing VCI during the translation process if the cells are intended for the same destination. If all traffic is best-effort, full-merging where all incoming VCs destined for the same destination network are mapped to the same outgoing VC, can be implemented. However, if the traffic is composed of multiple classes, it is desirable to implement partial merging, where incoming VCs destined for the same (destination network, QoS) are mapped to the same outgoing VC.
RBの目的は、与えられたパケットのための細胞が同じVCにマージされている他のセルとインタリーブしていないことを確実にするためです。 （パケットレベルでのストアアンドフォワードと呼ばれる）は、このメカニズムは、パケットの最後のセルが到着するまでRBで与えられたパケットのための各入力セルを記憶することによって達成することができます。最後のセルが到着すると、パケット内のすべてのセルは、次のホップへの送信のために出力バッファにアトミック方法で転送されます。その後の細胞が遅れている場合には、帯域幅の浪費につながるので、RBでカットスルーモードを行うことが推奨されていないことを指摘する価値があります。出力バッファへのパケットの転送中に、着信VCIは、統合ユニットによって発信VCIに変換されます。細胞は、同じ宛先のために意図されている場合は、VC変換テーブルスペースを節約するために、異なる入ってくるのVCIは、変換プロセス中に同じ出VCIにマージされます。すべてのトラフィックは、同じ宛先ネットワーク宛てのすべての着信のVCが同じの発信VCにマッピングされているベストエフォート、フルマージがある場合は、実装することができます。トラフィックを複数のクラスで構成されている場合は、同じ宛ての着信のVC（宛先ネットワークが、QoSは）同じ発信VCにマッピングされている部分的マージを実装することが望ましいです。
Regardless of whether full merging or partial merging is implemented, the output buffer may consist of a single FIFO buffer or multiple buffers each corresponding to a destination network or (destination network, QoS). If a single output buffer is used, then the switch essentially tries to emulate frame switching. If multiple output buffers are used, VC merging is different from frame switching since cells of a given packet are not bound to be transmitted back-to-back. In fact, fair queueing can be implemented so that cells from their respective output buffers are served according to some QoS requirements. Note that cell-by-cell scheduling can be implemented with VC merging, whereas only packet-by-packet scheduling can be implemented with frame switching. In summary, VC merging is more flexible than frame switching and supports better QoS control.
かかわらず、完全併合又は部分的マージが実装されているかどうかの、出力バッファは各宛先ネットワークまたは（宛先ネットワークと、QoS）に対応する単一FIFOバッファ又は複数のバッファから構成されてもよいです。単一の出力バッファが使用される場合、スイッチは、本質的にフレーム交換をエミュレートしようとします。複数の出力バッファを使用する場合、所与のパケットのセルが背中合わせに送信されるように結合されていないので、VCマージは、フレーム交換とは異なります。それぞれの出力バッファからの細胞は、いくつかのQoS要件に応じて提供されるように、実際には、公平キューイングを実現することができます。唯一のパケット・バイ・パケットスケジューリングがフレーム交換で実施することができるのに対し、セル・バイ・セルスケジューリングは、マージVCで実現することができることに留意されたいです。要約すると、VCマージは、フレームの切り替えよりも柔軟性があり、優れたQoS制御をサポートしています。
This section compares the VC-merging switch and the non-VC merging switch. The non-VC merging switch is analogous to the traditional output-buffered ATM switch, whereby cells of any packets are allowed to interleave. Since each cell is a distinct unit of information, the non-VC merging switch is a work-conserving system at the cell level. On the other hand, the VC-merging switch is non-work conserving so its performance is always lower than that of the non-VC merging switch. The main objective here is to study the effect of VC merging on performance implications of MPLS switches such as additional delay, additional buffer, etc., subject to different traffic conditions.
このセクションでは、VC-マージスイッチと非VCマージスイッチを比較します。非VCマージスイッチは、任意のパケットのセルがインターリーブさせたことにより、従来の出力バッファ型ATMスイッチに類似しています。各セルが情報の別個のユニットであるため、非VCマージスイッチは、細胞レベルでの作業保存システムです。一方、VC-マージスイッチが非作業節約されるので、その性能は常に非VCマージスイッチのそれよりも低くなっています。ここでの主な目的は、異なるトラフィック条件に従うなど、追加の遅延、追加のバッファとしてMPLSスイッチのパフォーマンスへの影響に併合VCの効果を研究することです。
In the simulation, the arrival process to each reassembly buffer is an independent ON-OFF process. Cells within an ON period form a single packet. During an OFF periof, the slots are idle. Note that the ON-OFF process is a general process that can model any traffic process.
シミュレーションでは、各再構成バッファに到着プロセスは独立したON-OFFプロセスです。 ON期間内の細胞は、単一のパケットを形成します。オフperiof間に、スロットがアイドル状態です。 ON-OFF処理は、任意のトラフィック・プロセスをモデル化することができる一般的なプロセスであることに留意されたいです。
We first investigate the effect of switch utilization on the additional buffer requirement for a given overflow probability. To carry the comparison, we analyze the VC-merging and non-VC merging case when the average packet size is equal to 10 cells, using geometrically distributed packet sizes and packet interarrival times, with cells of a packet arriving contiguously (later, we consider other distributions). The results show, as expected, the VC-merging switch requires more buffers than the non-VC merging switch. When the utilization is low, there may be relatively many incomplete packets in the reassembly buffers at any given time, thus wasting storage resource. For example, when the utilization is 0.3, VC merging requires an additional storage of about 45 cells to achieve the same overflow probability. However, as the utilization increases to 0.9, the additional storage to achieve the same overflow probability drops to about 30 cells. The reason is that when traffic intensity increases, the VC-merging system becomes more work-conserving.
私たちは、最初に与えられたオーバーフロー確率のための追加のバッファ要求にスイッチの利用の効果を調べます。比較を実行するために、我々は、（後に、我々は考えるVC-マージおよび平均パケットサイズが10個のセルに等しい場合、非VCが連続到着パケットの細胞と、幾何学的に分布するパケットサイズおよびパケット間時間を使用して、ケースをマージ分析します他のディストリビューション）。結果は予想通り、VC-マージスイッチが非VCマージスイッチよりも多くのバッファを必要とし、表示します。使用率が低い場合、これストレージリソースを浪費し、任意の時点で再組み立てバッファ内の比較的多くの不完全なパケットがあるかもしれません。例えば、使用率が0.3である場合、VCのマージは、同一のオーバーフロー確率を達成するために約45細胞の追加のストレージを必要とします。しかし、0.9の利用が増加するにつれて、同じオーバーフロー確率を達成するために、追加のストレージは、約30細胞に低下します。その理由は、呼量が増加すると、VC-マージシステムがより多くの仕事節約になると。
It is important to note that ATM switches must be dimensioned at high utilization value (in the range of 0.8-0.9) to withstand harsh traffic conditions. At the utilization of 0.9, a VC-merge ATM switch requires a buffer of size 976 cells to provide an overflow probability of 10^{-5}, whereas an non-VC merge ATM switch requires a buffer of size 946. These numbers translate the additional buffer requirement for VC merging to about 3% - hardly an additional buffering cost.
ATMスイッチは、過酷な交通条件に耐えるために（0.8から0.9の範囲で）高い利用価値で寸法なければならないことに注意することが重要です。 0.9の利用で、VC-マージATMスイッチは、10 ^のオーバーフローの可能性を提供するために、976個の細胞サイズのバッファを必要{ - 5}、非VCは、ATMスイッチはこれらの数値は、変換サイズ946のバッファを必要とマージに対しほとんど追加のバッファリング費用 - VCは約3％にマージするための追加のバッファ要求。
We now vary the average packet size to see the impact on the buffer requirement. We fix the utilization to 0.5 and use two different average packet sizes; that is, B=10 and B=30. To achieve the same overflow probability, VC merging requires an additional buffer of about 40 cells (or 4 packets) compared to non-VC merging when B=10. When B=30, the additional buffer requirement is about 90 cells (or 3 packets). As expected, the additional buffer requirement in terms of cells increases as the packet size increases. However, the additional buffer requirement is roughly constant in terms of packets.
現在のバッファ要件への影響を見るために平均パケットサイズを変更します。私たちは、0.5への利用を修正し、二つの異なる平均パケットサイズを使用します。すなわち、B = 10、B = 30です。同じオーバーフロー確率を達成するために、VCマージは、場合B = 10をマージする非VCと比較して約40細胞（又は4つのパケット）の追加のバッファを必要とします。 Bが= 30と、追加バッファ要件は約90細胞（または3つのパケット）です。予想されるように、細胞の点で追加のバッファ要件は、パケットサイズが増加するにつれて増加します。しかし、追加のバッファ要件は、パケットの点でほぼ一定です。
There may be some concern that VC merging may require too much buffering when the number of reassembly buffers increases, which would happen if the switch size is increased or if cells for packets going to different destinations are allowed to interleave. We will show that the concern is unfounded since buffer sharing becomes more efficient as the number of reassembly buffers increases.
VCマージは、ときに、スイッチのサイズが大きくなる場合や異なる宛先に向かうパケットのために、細胞をインターリーブする許可されている場合はどうなるリアセンブリ・バッファの数が増加し、あまりにも多くのバッファリングを必要とするかもしれないといういくつかの懸念があるかもしれません。私たちは、バッファの共有が再組み立てバッファの数が増加するにつれて、より効率的になるので、心配は根拠がないことが表示されます。
To demonstrate our argument, we consider the overflow probability for VC merging for several values of reassembly buffers (N); i.e., N=4, 8, 16, 32, 64, and 128. The utilization is fixed to 0.8 for each case, and the average packet size is chosen to be 10. For a given overflow probability, the increase in buffer requirement becomes less pronounced as N increases. Beyond a certain value (N=32), the increase in buffer requirement becomes insignificant. The reason is that as N increases, the traffic gets thinned and eventually approaches a limiting process.
私たちの引数を実証するために、我々は、VCのオーバーフロー確率はリアセンブリ・バッファのいくつかの値（N）のために合併を検討します。すなわち、N = 4、8、16、32、64、及び128の利用は、それぞれの場合0.8に固定され、平均パケットサイズは、所与のオーバフローの確率10.、必要となるバッファの増加となるように選択されますNが増加するにつれてあまり顕著。特定の値（N = 32）を超え、バッファ要件の増加は軽微となります。その理由は、Nが増加すると、トラフィックを薄くし、最終的に制限するプロセスを接近されることをです。
We now turn our attention to different traffic processes. First, we use the same ON period distribution and change the OFF period distribution from geometric to hypergeometric which has a larger Square Coefficient of Variation (SCV), defined to be the ratio of the variance to the square of the mean. Here we fix the utilization at 0.5. As expected, the switch performance degrades as the SCV increases in both the VC-merging and non-VC merging cases. To achieve a buffer overflow probability of 10^{-4}, the additional buffer required is about 40 cells when SCV=1, 26 cells when SCV=1.5, and 24 cells when SCV=2.6. The result shows that VC merging becomes more work-conserving as SCV increases. In summary, as the interarrival time between packets becomes more bursty, the additional buffer requirement for VC merging diminishes.
私たちは今、さまざまなトラフィックのプロセスに注意を向けます。まず、周期分布に同じものを使用し、平均の二乗に分散の比であると定義され、バリエーション（SCV）の大きなスクエア係数を有する超幾何する幾何学からOFF期間の分布を変更します。ここでは、0.5での利用を修正します。予想されるように、スイッチのパフォーマンスがVC-マージングおよび非VCマージ両方の場合におけるSCVが増加するにつれて劣化します。 10 ^のバッファオーバーフローの確率を達成するために、{ - 4}、必要な追加バッファは、約40細胞SCV = 1、26個の細胞SCV = 1.5、及び24個の細胞SCV = 2.6です。結果は、VCマージがより作業保存SCVが増加するようになることを示しています。パケット間の到着間の時間がよりバースト的となるように要約すると、VCマージのための追加バッファ要件は減少します。
Up to now, the packet size has been modeled as a geometric distribution with a certain parameter. We modify the packet size distribution to a more realistic one for the rest of this document. Since the initial deployment of VC-merge capable ATM switches is likely to be in the core network, it is more realistic to consider the packet size distribution in the Wide Area Network. To this end, we refer to the data given in [6]. The data collected on Feb 10, 1996, in FIX-West network, is in the form of probability mass function versus packet size in bytes. Data collected at other dates closely resemble this one.
今までは、パケットサイズは、特定のパラメータを持つ幾何分布としてモデル化されています。私たちは、このドキュメントの残りのためのより現実的なものにパケットサイズの分布を変更します。 VCマージ対応ATMスイッチの初期展開はコアネットワークである可能性が高いので、ワイドエリアネットワークにおけるパケットサイズの分布を考慮することがより現実的です。この目的のために、我々は[6]で与えられたデータを参照してください。 FIX-ウエストネットワークでは、1996年2月10日に収集されたデータは、バイト単位のパケットサイズに対する確率質量関数の形です。他の日付で収集されたデータは密接にこの1に似ています。
The distribution appears bi-modal with two big masses at 40 bytes (about a third) due to TCP acknowledgment packets, and 552 bytes (about 22 percent) due to Maximum Transmission Unit (MTU) limitations in many routers. Other prominent packet sizes include 72 bytes (about 4.1 percent), 576 bytes (about 3.6 percent), 44 bytes (about 3 percent), 185 bytes (about 2.7 percent), and 1500 bytes (about 1.5 percent) due to Ethernet MTU. The mean packet size is 257 bytes, and the variance is 84,287 bytes^2. Thus, the SCV for the Internet packet size is about 1.1.
分布が原因多くのルータでの最大伝送単位（MTU）の制限に起因するTCPの確認応答パケットに40バイト（第3程度）で、二つの大きな質量を有するバイモーダルを表示され、552バイト（約22％）。他の顕著なパケットサイズは、イーサネット（登録商標）MTUのために72バイト（約4.1％）、576バイト（約3.6％）、44バイト（約3％）、185バイト（約2.7％）、1500バイト（約1.5％）が挙げられます。平均パケットサイズは257バイトであり、分散は84287バイト^ 2です。このように、インターネットのパケットサイズのためのSCVは約1.1です。
To convert the IP packet size in bytes to ATM cells, we assume AAL 5 using null encapsulation where the additional overhead in AAL 5 is 8 bytes long [7]. Using the null encapsulation technique, the average packet size is about 6.2 ATM cells.
ATMセルにバイト単位でIPパケットサイズを変換するために、我々は、[7] AAL 5における追加のオーバーヘッドは8バイト長でヌルカプセル化を使用して、AAL 5仮定する。ヌルカプセル化技術を使用して、平均パケットサイズは約6.2 ATMセルです。
We examine the buffer overflow probability against the buffer size using the Internet packet size distribution. The OFF period is assumed to have a geometric distribution. Again, we find that the same behavior as before, except that the buffer requirement drops with Internet packets due to smaller average packet size.
私たちは、インターネットのパケットサイズ分布を使用してバッファサイズに対するバッファオーバーフローの確率を調べます。オフ期間は、幾何分布を有すると仮定されます。ここでも、バッファ要件が小さい平均パケットサイズのためのインターネットパケットをドロップしていることを除いて、前と同じ動作することを見つけます。
3.6 Effect of Correlated Interarrival Times on Additional Buffer Requirement
追加のバッファ要求の相関間時間の3.6及ぼす影響
To model correlated interarrival times, we use the DAR(p) process (discrete autoregressive process of order p) [8], which has been used to accurately model video traffic (Star Wars movie) in [9]. The DAR(p) process is a p-th order (lag-p) discrete-time Markov chain. The state of the process at time n depends explicitly on the states at times (n-1), ..., (n-p).
相関間時間をモデル化するために、我々はDAR（p）のプロセス（次数pの離散自己回帰プロセス）を使用して、[8]、中に正確にモデルビデオトラフィック（スターウォーズ映画）に使用されている[9]。 DAR（P）プロセスは、p番目のオーダー（LAG-P）離散時間マルコフ連鎖です。時のプロセスの状態をn回の状態に明示的に依存して（N-1）、...、（N-P）。
We examine the overflow probability for the case where the interarrival time between packets is geometric and independent, and the case where the interarrival time is geometric and correlated to the previous one with coefficient of correlation equal to 0.9. The empirical distribution of the Internet packet size from the last section is used. The utilization is fixed to 0.5 in each case. Although, the overflow probability increases as p increases, the additional amount of buffering actually decreases for VC merging as p, or equivalently the correlation, increases. One can easily conclude that higher-order correlation or long-range dependence, which occurs in self-similar traffic, will result in similar qualitative performance.
我々は、パケット間の到着時間間隔が幾何学とは無関係である場合のオーバフローの確率、及び到着間時間は0.9に等しい相関係数を用いた以前のものと幾何学と相関している場合を調べます。最後のセクションからのインターネットパケットサイズの経験分布が使用されています。利用は、それぞれの場合に0.5に固定されています。 Pが増加するにつれてオーバーフロー確率が増加、が、バッファリングの追加量は、実際にはVCがP、または等価的相関、増加するとマージするために減少します。一つは、簡単に自己相似トラフィックで生じる高次相関または長距離依存性は、同様の定性的性能をもたらすであろうと結論付けることができます。
The discussions up to now have assumed that cells within a packet arrive back-to-back. When traffic shaping is implemented, adjacent cells within the same packet would typically be spaced by idle slots. We call such sources as "slow sources". Adjacent cells within the same packet may also be perturbed and spaced as these cells travel downstream due to the merging and splitting of cells at preceding nodes.
今までの議論は、パケット内の細胞が背中合わせに到着したことを想定しています。トラフィックシェーピングを実現する場合、同じパケット内の隣接するセルは、典型的には、アイドルスロットによって離間されます。私たちは、「遅い源」などのソースを呼び出します。これらの細胞が起因先行ノードにおけるセルの併合及び分割の下流に移動するのと同じパケット内の隣接するセルはまた、摂動と間隔を置いて配置されてもよいです。
Here, we assume that each source transmits at the rate of r_s (0 < r_s < 1), in units of link speed, to the ATM switch. To capture the merging and splitting of cells as they travel in the network, we will also assume that the cell interarrival time within a packet is ran-domly perturbed. To model this perturbation, we stretch the original ON period by 1/r_s, and flip a Bernoulli coin with parameter r_s during the stretched ON period. In other words, a slot would contain a cell with probability r_s, and would be idle with probability 1-r_s during the ON period. By doing so, the average packet size remains the same as r_s is varied. We simulated slow sources on the VC-merge ATM switch using the Internet packet size distribution with r_s=1 and r_s=0.2. The packet interarrival time is assumed to be geometrically distributed. Reducing the source rate in general reduces the stresses on the ATM switches since the traffic becomes smoother. With VC merging, slow sources also have the effect of increasing the reassembly time. At utilization of 0.5, the reassembly time is more dominant and causes the slow source (with r_s=0.2) to require more buffering than the fast source (with r_s=1). At utilization of 0.8, the smoother traffic is more dominant and causes the slow source (with r_s=0.2) to require less buffering than the fast source (with r_s=1). This result again has practical consequences in ATM switch design where buffer dimensioning is performed at reasonably high utilization. In this situation, slow sources only help.
ここでは、ATMスイッチに、リンク速度の単位で、（0 <R_S <1）各ソースはR_Sのレートで送信すると仮定する。彼らはネットワークに移動するようマージし、細胞の分裂をキャプチャするために、我々はまた、パケット内のセル間時間が摂動-domly走っていると仮定します。この摂動をモデル化するために、我々は、1 / R_Sによって期間に原稿を伸ばし、及びオン期間延伸時パラメータR_Sとベルヌーイコインを投げます。換言すれば、スロットは、確率R_Sを有する細胞を含むであろうし、ON期間中確率1-R_Sアイドルであろう。そうすることによって、平均パケットサイズは、R_Sが変更されるのと同じまま。私たちは、R_S = 1とR_S = 0.2とインターネットパケットサイズ分布を使用してVC-マージATMスイッチの遅いソースをシミュレートしました。パケット到着時間間隔は、幾何学的に分散されているものとします。トラフィックが滑らかになるため、一般的にソースレートを低減することはATMスイッチ上の応力を低減します。 VCマージでは、遅い源も再構築時間を増加させる効果を持っています。 0.5の利用において、再構成時間がより支配的であり、（R_S = 1）高速ソースよりも多くのバッファリングを必要とする（R_S = 0.2で）遅いソースを引き起こします。 0.8の利用で、より滑らかなトラフィックがより支配的であり、（R_S = 1）高速ソース未満のバッファリングを必要とする（R_S = 0.2で）遅いソースを引き起こします。この結果は、再びバッファ寸法は、合理的に高い利用率で実行されるATMスイッチ設計の実用的な結果をもたらします。このような状況では、遅いソースのみ役立ちます。
It is of interest to see the impact of cell reassembly on packet delay. Here we consider the delay at one node only; end-to-end delays are subject of ongoing work. We define the delay of a packet as the time between the arrival of the first cell of a packet at the switch and the departure of the last cell of the same packet. We study the average packet delay as a function of utilization for both VC-merging and non-VC merging switches for the case r_s=1 (back-to-back cells in a packet). Again, the Internet packet size distribution is used to adopt the more realistic scenario. The interarrival time of packets is geometrically distributed. Although the difference in the worst-case delay between VC-merging and non-VC merging can be theoretically very large, we consistently observe that the difference in average delays of the two systems to be consistently about one average packet time for a wide range of utilization. The difference is due to the average time needed to reassemble a packet.
これは、パケット遅延の細胞再構築の影響を確認するために重要です。ここでは、一つのノードのみでの遅延を考慮する。エンド・ツー・エンドの遅延は、進行中の作業の対象となっています。私たちは、スイッチでパケットの最初のセルの到着と同じパケットの最後のセルの出発までの時間などのパケットの遅延を定義します。ケースは、（パケット内のバックツーバックセル）= 1をR_Sため、我々は、VC-マージングおよび非VCマージ両方のスイッチの使用率の関数としての平均パケット遅延を調べます。ここでも、インターネットのパケットサイズの分布は、より現実的なシナリオを採用するために使用されます。パケットの到着時間間隔は、幾何学的に分布しています。違いは、最悪の場合にはVC-合併と非VCマージの間の遅延は、理論的には非常に大きくなることができますが、我々は一貫して二つのシステムの平均遅延の差が一貫広範囲の約平均パケット時間であることをことを確認します利用。違いは、パケットを再構成するために必要な平均時間によるものです。
To see the effect of cell spacing in a packet, we again simulate the average packet delay for r_s=0.2. We observe that the difference in average delays of VC merging and non-VC merging increases to a few packet times (approximately 20 cells at high utilization). It should be noted that when a VC-merge capable ATM switch reassembles packets, in effect it performs the task that the receiver has to do otherwise. From practical point-of-view, an increase in 20 cells translates to about 60 micro seconds at OC-3 link speed. This additional delay should be insignificant for most applications.
パケット内のセル間隔の効果を確認するために、我々は再びR_S = 0.2の平均パケット遅延をシミュレートします。私たちは、VCの平均遅延時間の差が合併と非VCは、いくつかのパケット倍（高利用で約20細胞）への増加をマージすることを確認します。実際に、それは、受信機が別途行う必要があり、そのタスクを実行する、VC-マージ可能なATMスイッチはパケットを再構成するときことに留意すべきです。実用的なポイント・オブ・ビューから、20個の細胞の増加は、OC-3リンク速度で約60マイクロ秒に変換されます。この追加の遅延は、ほとんどのアプリケーションのために重要でないはずです。
There are no security considerations directly related to this document since the document is concerned with the performance implications of VC merging. There are also no known security considerations as a result of the proposed modification of a legacy ATM LSR to incorporate VC merging.
文書は、VCマージのパフォーマンスへの影響を懸念があるため、直接、このドキュメントに関連したセキュリティ上の考慮事項はありません。 VCが合併組み込むために、従来のATM LSRの提案変更の結果として何の既知のセキュリティの考慮事項もありません。
This document has investigated the impacts of VC merging on the performance of an ATM LSR. We experimented with various traffic processes to understand the detailed behavior of VC-merge capable ATM LSRs. Our main finding indicates that VC merging incurs a minimal overhead compared to non-VC merging in terms of additional buffering. Moreover, the overhead decreases as utilization increases, or as the traffic becomes more bursty. This fact has important practical consequences since switches are dimensioned for high utilization and stressful traffic conditions. We have considered the case where the output buffer uses a FIFO scheduling. However, based on our investigation on slow sources, we believe that fair queueing will not introduce a significant impact on the additional amount of buffering. Others may wish to investigate this further.
この文書では、ATM LSRの性能にマージするVCの影響を調査しました。私たちは、VCマージが可能なATMのLSRの詳細な動作を理解するために、さまざまなトラフィック処理で実験しました。私たちの主な所見は、VCマージングが非VCは、追加のバッファリングの面で合併に比べて、最小限のオーバーヘッドが発生していることを示しています。また、オーバーヘッドは、利用が増加するにつれて減少する、またはトラフィックは、よりバースト的となるように。スイッチは、高い利用率とストレスの交通状況のため寸法になっているので、この事実は重要な実用的な結果をもたらします。私たちは、出力バッファはFIFOスケジューリングを使用する場合を考えました。しかし、低速のソース上の私たちの調査に基づいて、我々はフェアキューがバッファリングの追加量に大きな影響を導入していないと信じています。他の人はこれをさらに調査することを望むかもしれません。
The authors thank Debasis Mitra for his penetrating questions during the internal talks and discussions.
著者は、内部講演や議論の中で彼の貫通質問のためデバシス・マイトラに感謝します。
[1] P. Newman, Tom Lyon and G. Minshall, "Flow Labelled IP: Connectionless ATM Under IP", in Proceedings of INFOCOM'96, San-Francisco, April 1996.
[1] P.ニューマン、トム・リヨンとG. Minshallは、 "フローは、IPを標識：IPアンダーコネクションレスATM"、INFOCOM'96の議事録、サン・フランシスコ、1996年4月。
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